ここでは，CQ出版のインターフェース，トランジスタ技術，DESIGN WAVE MAGAZINEに掲載されたPARTHENONに関連する記事を発行年別にまとめて，各々の概説を載せてあります．
1994年
1995年
1996年
なお，フォーマットは，「著者名：タイトル，雑誌名，ページ，発表時期」となっています.
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SFLの言語仕様，PARTHENONを構成する各処理系の概要についての解説に続いて，開発事例として，4日間で設計を終えた32ビットプロセッサ FDDP（Four-Day-Designed Processor） を取り上げ，実際の設計がどのように行なわれるかが示されています．
本講座は1994年6月から12回，1年に渡って連載されたPARTHENONによる設計講座で，第６回までがSFLの書き方を例題を中心にした解説，7回以降でSFL記述のSECONDSによるシュミレーション，SFLEXPによる論理合成，そして論理最適化などの様子が紹介されていきます.
第1回では，HDLとは，論理合成とは，といった基本的な解説から始まって，簡単な例を用いて，モSFLの書き方，モジュール，ステージ，タスクといった概念，並列処理記述言語としてSFLが持つ構文についての解説があり，さらにSECONDSによるシュミレーション，論理合成から回路図生成までの概説も行なわれています.
往年の名機apple2のCPUであったMPU6502の動作仕様をSFLで記述し，PARTHENONで自動合成してFPGA化したものを実際のチップと入れ換え，マシンを動作させるという試みが行なわれました.
このPARTHENON版MPU6502は見事に動作しました.
3ビット・デコーダ，7セグメント・デコーダ，4ビット・インクリメンタなどのSFLによる記述例を通して，条件付き動作の（並列）実行のための構文であるpar, alt, , altなどを用いた，組み合わせ回路の記述法の解説が行なわれています.
第２回に続いて，回路を単体として使うのではなく，他の回路に組み込む部品とする場合に用いられる制御入力端子についての解説行なわれています．記述例としては４ビット加算器をサブモジュールとして組み込んだ８ビットALUが紹介されています.
PARTHENONが論理合成の対象とする単相クロック同期式回路として踏切警報器とタイマを例として取り上げて，SFLで順序回路を記述するために用意されている構文であるステージ，ステート，タスクのの概念についての解説が行なわれています.
SFLの記述法のまとめとして，8ビットCPUそのものを実用回路のレベルで記述しています.
SFLソースを直接解釈して会話型でシュミレーション，性能解析を行なってくれるシュミレータSECONDSによる論理回路のデバッグ手法の解説が行なわれています.
PARTHENONのパソコン版である「PARTHENON/CQ版」をアルテラ社のプログラマブル・ロジック・デバイスであるEPF8282を搭載した「FLEXデザイン・キット/CQ版」に接続する方法が，7セグメントLEDを表示するテスト回路を例に示されています．
第6回に続いてSECONDSをより深く理解するための，SECONDSの動作原理や構造に関する，作者本人による解説記事です.
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SFLによって表現された手続きの記述から回路の接続構造を生成する論理合成プログラムである，SFLEXPのしくみの解説です．SFL記述をまずNLD，PCDという２つのたたき台とも言える言語で表現した後，その情報を物理的条件が満たされるまで，論理的機能を変更しない範囲で改良していくといった形で進めらていく合成の流れの各フェーズについての解説が行なわれています.
PARTHENONとプログラマブル・ロジック・デバイス設計ツール「FLEXデザイン・キット/CQ判」を使って，SFLで記述したシリアル通信用のLSIを，プログラマブル・ロジック・デバイス上に現実のハードウェアとして実現する方法を紹介されています.
PARTHENONの論理最適化プログラムについての解説. 具体的には，SFLEXPによって合成された初期回路を論理的に最適化してmさらに実際に使用するテクノロジに適合するようなマッピングを施した後，遅延時間や面積といった各種の制約条件を満たすような最適化を行なうプログラムである，OPT＿MAP，ONSET，RINVについての解説が行なわれています．
論理合成，論理最適化以降のプログラムが使用するセルライブラリの，NLD，PCD言語による作り方の解説です．
「PARTHENON/CQ版」と「FLEXデザイン・キット/CQ版」を使って， KUE-CHIP2 をFPGA（アルテラ社のEPF8282を2個使用）上に実現する方法が紹介されています．
PARTHENONにおいて考慮されているテスト容易化のための機構に関する解説です．テスト合成と製造テストのためのテスト・パターンの自動生成法が，組み合わせ回路，順序回路の例をとって説明されています．
パルテノン研究会の第1回ASICデザインコンテストの入賞作品の紹介とそれに対するコメントも含まれています．
現在まで製品のプロトタイプや設計評価のためのエミュレーションなどで利用されることの多いFPGAについて，そのデータ表現の効率の良さや並列性の実現の容易さと大量の集積量に基づいたさらなる可能性を指摘し，そのために必要となってくる論理合成技術についても論じたショートノートです．
PARTHENONにより合成した回路をXilinx社のFPGAであるLCAにつなげる方法についての解説記事です．その中で4ビット・バイナリ・カウンタの設計例が紹介されています．
PARTHENONによる設計の実例として，疑似乱数を発生させて表示し，その"0"と"1"を何桁まで覚えられるかを競う記憶力ゲームを，「FLEX デザイン・キット/CQ版」の実験基板上で実現したものが、前後編2回で解説されています．
冗長2進数表現を用いたコサイン・ロールオフ・フィルタをPARTHENONによってトップダウン設計した実例について解説されています。
三洋電機株式会社における PARTHENONを用いた LSI開発事例について，CD-G用LSIやMUSE音声用LSIの設計者に直接インタビューしています．
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パルテノン研究会主催の「第1回ASICデザイン・コンテスト」学生部門・自由課題で最優秀賞になった Kamuri-Chip という16ビット・スーパスカラCPUの設計ドキュメントについての3回に渡る解説記事の第1回です．
第1回ではまず，スーパスカラプロセッサとしてのKamuriの基本アーキテクチャが紹介されています．具体的には，命令セットアーキテクチャ，プロセッサの基本アーキテクチャ，パイプライン動作などの詳細についての説明が行なわれています．
本ホームページの元となった内容が \PARTHE に収録されています．
アーキテクチャのキーポイントとなるパイプライン制御，フォワーディング機構，レジスタ・ファイルのSFL記述についての解説です．
\CQ\PARTHENO に，XILINX用，ALTERA用のセルライブラリ等が収録されています．
Kamuri-chipのシュミレーションによる動作検証についての解説です．
論理合成システムとFPGAの技術との一体化により，プログラマブルな布線論理による新たな超並列計算機アーキテクチャが実現することを示しています．
CQ出版社のデザインウェーブ技術研究会の報告記事であり，小栗 清による基調発表「ハードウェア記述言語と論理合成技術」などについて紹介されています．
1996年 9月12日現在の本ホームページ内容が \ADV\CQ\PARTHE.JIS に収録されています．
また，\CELLLIB にも，XILINX用，ALTERA用のセルライブラリ等が収録されています．
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