SFLによるハードウェア記述例

ここには，SFLによるハードウェア記述の実例を示しています．

PARTHENON/CQ版に添付されている記述例

以下は，わずか 4日間で設計を終了し，実チップ化もされている 32bit RISC プロセッサ FDDP(Four-Day-Designed Processor)の SFL記述です．

(市販中の PARTHENON/CQ版では，取り扱い可能な回路規模を制限しているため，FDDPを論理合成することはできません)

下記の文献で紹介されている SFLCPU の記述例 (現在のSFL言語仕様に合わせて記述を一部変更したもの) です． 6種のバリエーションのCPUのSFL記述と，SECONDS用のスクリプトを含んでいます．

A. Nagoya, Y. Nakamura and R. Nomura: "Microprocessor Architecture Design Using High-Level Synthesis System," Proc. of International Symposium on Logic Synthesis and Microprocessor Architecture (ISKIT '92), pp. 55-59, Jul. 1992.
中村行宏, 名古屋彰: ASIC のアーキテクチャ設計技術, 今井正治編著 "ASIC 技術の基礎と応用", 電子情報通信学会, pp. 230-251, Feb. 1994.
中村行宏, 小野定康："ULSIの効果的な設計法", オーム社, Apr. 1994.