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SFL および PARTHENON には，他の論理合成システムと大きく異なる特徴があります．これを，簡単に列挙すると，以下のようになります．
この枠組みは，設計対象をかなり制限しているかのようにとらえられるかもしれませんが，決してそうではなく，大規模な論理回路設計を現実的に行うための的確な指針を示しています．この特徴は，ハードウェア記述言語であるSFL が，シミュレータ，合成系の研究とともに同時に開発されたことによって生まれたといえます．つまり，処理系として必要な，手続き記述レベルの動作シミュレーション，手続き記述からの論理合成，物理的な制約条件を満たす論理回路最適化，テスト容易化設計などの各機能が，効率的に，しかも首尾一貫して実現できる枠組みをすべて見越した上で確定したのが，SFL の言語仕様であり，これらのすべての処理系を統合したシステムが PARTHENON なのです．
なお，PARTHENON における，RTL の手続き記述からの論理合成は，いわゆる CAD の研究分野での高位合成 (High-Level Synthesis) と意味が一致するとは言えませんが，システム全体を手続き記述から合成するという意味では高位合成といってもよいでしょう．
ワークステーション版の PARTHENON は，すでに，産業界において，実用あるいは研究試作用のASIC 設計に利用されているほか，大学，高専等の教育機関においては，研究および教育目的で多数利用されています．FPGA マッピング・ツールとの連携についても，すでにアルテラ社の FLEX シリーズなどとの連携に実績があります．また，ユーザの方々が中心となってパルテノン研究会が組織されており，PARTHENON の利用に関する情報の交換や，研究討論会，講習会なども活発に行われています．PARTHENON / CQ版を使用されて，より大規模な設計にも利用したいという要望がでてきましたら，ぜひワークステーション版の導入について御検討ください．
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